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高速电路的定义和高速信号的确定

  • 2019-08-17 00:00
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    高速PCB设计的基本概念

    1,电子系统设计所面临的挑战

    在电子系统中,需要各种长度的布线。在这些布线上,信号从线的始端(如信号源)传输到终端(如负载)需要一定的时间。已经证实,电信号在分布良好的导线中的传输速度为3×108ms。假设布线的长度为5m,信号从始端到终端就需要17ns,也就是说,信号存在17ns的延时。这种延时在低速系统中可以被忽略,但在高速系统中,这个数量级的延时是不能被忽略的。高速门电路(如74TL系列数字集成电路)的平均延时只有几纳秒,ECL数字集成电路的延时可达1~2ns,CPLD/FPGA的延时则更小。可见,在这些高速电路系统中,PCB的线上延时是不能被忽略的。高速PCB设计还需考虑其他的问题,例如,当信号在导线上髙速传输时,如果始端阻抗与终端阻抗不匹配,将会出现电磁波的反射现象,它会使信号失真,产生有害的千扰脉冲,从而影响整个系统运行。因此,在设计高速PCB时信号延时的问题必须认真考虑,电路分析需要引入EMVEMC分析在这种情况下,经典的集成电路理论已不再适用,在电路仿真设计程序中应使用分布电路模型。

    目前,一些PCB设计人员总是根据“感觉”来进行PCB的设计而不是使用适当的方法和规则。而高速的模拟和或数字电路的设计,几乎不可能凭“感觉”设计出可靠的电路,因为仅凭“感觉”进行设计可能导致的结果是:

    不可预期的系统行为

    模拟系统传输路径上产生不可接受的噪声

    系统的稳定性和可靠性会因为温度的变化产生很大的差别

    在同一PCB上连接的元器件上产生虚假的位错误。

    大量的电源和地噪声。

    过冲、下冲及短时信号干扰等。

    2,高速电路的定义

    通常,数字逻辑电路的频率达到或超过50MHz,而且工作在这个频率之上的电路占整个系统的1/3以上,就可以称其为高速电路实际上,与信号本身的频率相比,信号边沿的谐波频率更高,信号快速变化的跳变(上升沿或下降沿)引发了信号传输的非预期结果。如果线传播延时大于数字信号驱动端上升时间的1/2,则可认为此类信号是高速信号并产生传输线效应。信号的传递发生在信号状态改变的瞬间,如上升或下降时间。信号从驱动端到接收端经过一段固定的时间,如果传输时间小于上升或下降时间的1/2,那么在信号改变状态前,来自接收端的反射信号将到达驱动端。否则,反射信号将在信号改变状态后到达驱动端。如果反射信号很强,叠加的波形就有可能会改变逻辑状态。

    3,高速信号的确定

    通常,通过元器件手册可以查出信号上升时间的典型值。而在PCB设计中,实际布线长度决定了信号的传播时间。如果过孔多、元器件引脚多,或者网络上设置的约束多,将导致延时增大。一般情况下,高速逻辑器件的信号上升时间约为0.2ns

    以T表示信号上升时间,Tpd表示信号线传播延时,若Tr>4Tpd,信号落在安全区域;若2Tpd<Tr≤4Tpd,信号将落在不确定区域;若T≤2Tpd,信号将落在冋题区域。当信号落在不确定区域或问题区域时,应该使用高速布线方法进行PCB设计。